Cadence 和台积电利用下一代 EDA 和 IP 推进 AI 和 HPC 芯片设计！

Cadence 宣布在芯片设计自动化和 IP 方面取得重大进展，突显了其与台积电的长期合作，以提供先进的设计基础设施并加快 AI 和高性能计算 （HPC） 应用的上市时间。两家公司在人工智能驱动的电子设计自动化 （EDA）、3D-IC、IP 和光子学等领域密切合作，实现了世界上最先进的半导体的生产。

他们的共同努力涵盖台积电 N3、N2 和 A16™ 等领先的工艺节点，并得到 Cadence 解决方案的支持，包括 Innovus™ Implementation、Quantus™ Extraction and Field Solver、Tempus™ Timing、Pegasus™ Verification、Liberate™ Characterization、Voltus™ IC Power Integrity、Genus™ Synthesis、Virtuoso® Studio 和 Spectre® Simulation。Cadence 基于 AI 的芯片和 3D-IC 设计流程现已通过台积电 N3、N2 和 A16™ 技术以及台积电 3DFabric 新功能的认证。台积电即将推出的 A14 工艺的流程也在进行合作，预计今年晚些时候将推出第一个 PDK。同时，几款新的 Cadence IP 解决方案现已经过硅验证，可在台积电 N3P 上使用。

人工智能驱动的设计一直是合作伙伴关系的重点。Cadence 的 JedAI 平台、Cerebrus® 智能芯片浏览器和 Innovus+ AI 助手已在台积电的数字流程中启用，为 N2 设计提供优化的功耗、性能和面积 （PPA）。台积电已经验证了下一代人工智能芯片的新功能，例如自动设计规则检查（DRC）修复、加速设计收敛和提高效率。

在封装方面，Cadence 3D-IC 解决方案现在支持台积电的 3DFabric，并增强了凸块连接、多小芯片实施和智能对准标记插入的自动化。Cadence 的 Clarity™ 3D Solver、Sigrity™ X 平台和 Optimality™ Intelligent System Explorer 的集成可在系统级别实现自动化的 SI/PI 分析和优化。此外，使用台积电紧凑型通用光子引擎 （COUPE™） 的客户受益于 Virtuoso Studio 与 Celsius™ Thermal Solver 的结合，为复杂的光子设计提供更准确的热仿真。

在 IP 领域，Cadence 正在通过台积电 N3P 工艺的尖端解决方案扩展 AI 和 HPC 基础设施的选择。亮点包括业界首款 N3P 的 HBM4 IP、高速 LPDDR6/5X 和 DDR5 MRDIMM Gen2 接口，以及 128GT/s 的 PCIe® 7.0 IP、224G SerDes、eUSB2V2 和 UCIe™ 32G IP。这些技术解决了内存墙等瓶颈，同时支持从大型语言模型到 AI PC 的工作负载的可扩展性。

Cadence 与台积电及其 OIP 生态系统一起，通过简化从设计到芯片的路径来推动 AI 超级周期，帮助客户大规模推动性能、能效和创新。